功耗是我们关注的设计重点之一。出色的设备设计通常具有低功耗特性。
在前两篇文章中，编辑介绍了基于Freez技术的低功耗设计和FPGA低功耗设计。为了增强大家对低功耗的理解，并帮助大家更好地实现低功耗设计，本文将详细介绍FPGA的功耗。
如果您对低功耗感兴趣，则最好继续阅读。 FPGA器件的一个特殊现象是上电时的电流相对较大，有时甚至大于正常工作期间芯片的电流。
这是因为FPGA内的逻辑和互连资源（SRAM处理）在上电时即刻启动。在不确定状态下，当前冲突的结果。
如果用户在设计时没有考虑瞬时上电电流，而电源模块无法提供如此大的电流，则芯片会出现上电过程中上电曲线不单调的问题。导致设备无法开机。
使芯片无法正常工作。通常，此上电电流值在设备手册中给出。
在FPGA的正常工作中，总功耗由器件的静态功耗，动态功耗和IO功耗组成。静态功耗也称为待机功耗，它是芯片处于开机状态但内部电路不工作（即内部电路未翻转）时所消耗的功率。
所谓动态功耗是指内部电路翻转所消耗的功率。耗电量； IO功耗是IO反相时通过对外部负载电容器充电和放电而消耗的功耗。
计算公式如下：总功耗=静态功耗+动态功耗+ IO功耗。芯片的静态功耗是待机状态下芯片的功耗，主要由芯片内部的泄漏电流产生。
在高速40nm器件（例如straticIV）中，芯片的泄漏电流相对较大，因此静态功耗成为主要功耗，也称为泄漏功率。静态功耗的一个重要特征是，它随器件结温（TJ）的变化而变化很大。
TJ越大，功耗越大； TJ越小，功耗越低，如下图所示。因此，控制芯片的结温可以有效地控制芯片的静态功耗。
FPGA设计的总功耗包括静态功耗和动态功耗。其中，静态功耗是指逻辑门无开关动作时的功耗，主要是由漏电流引起，并随温度和工艺的变化而变化。
静态功耗主要取决于所选的FPGA产品。动态功耗是指打开和关闭逻辑门时的功耗。
在这段时间内，电路的输入和输出电容器被充电和放电，形成了一个瞬时的轨对地直通路径。与静态功耗相比，通常有许多降低动态功耗的方法。
采用正确的结构对于设计非常重要。最新的FPGA是90nm 1.2 V器件，与以前的产品相比，它可以减少静态和动态功耗，FPGA制造商使用不同的设计技术进一步降低功耗，并平衡成本和性能。
这些90nm器件改变了栅极和扩散长度，优化了所需晶体管的开关速率，并采用了低K介电工艺，不仅改善了性能，而且减小了寄生电容。结构上的变化，例如增强的逻辑单元内部互连，可以实现更强大的功能，而无需更多的功耗。
StraTIx II的最大变化是六输入查找表（LUT）架构，该架构可通过更有效地利用资源来实现更快，功耗更低的设计。除了传统的可重新配置逻辑，FPGA还在不断集成更多专用电路。
最先进的PLD集成了特殊的乘法器，DSP模块，可变容量RAM模块，闪存等。这些特殊的电路为FPGA提供了更高效的功能。
总体而言，这些模块的使用节省了常规逻辑资源，并提高了系统执行速度，同时降低了系统功耗。因此，更高的逻辑效率还意味着可以实现更小的器件设计，并且